随着集成电路行业的不断发展，行业内分工不断细化。如今，集成电路设计产业的参与者可以细分为集成电路设计公司，以及其上游的 EDA 工具供应商、半导体 IP 供应商和设计服务供应商等。随着 IP 以及各种接口种类的不断增多，这种复用性也面临着使用复杂度提升和兼容性挑战。未来，集成电路设计产业中基于平台的设计，即以应用为导向，预先集成各种相关 IP，从而形成可伸缩和扩展的功能性平台，是一种可升级的 IP 复用性解决方案，可以快速实现产品升级迭代，同时降低设计风险与设计成本。新应用的兴起驱动行业整体增长。从个人电脑及周边产品和宽带互联网到智能手机和移动互联网的技术更替，使得半导体产业的市场前景和发展机遇越来越广阔。目前，半导体产业已进入继个人电脑和智能手机后的下一个发展周期，其最主要的变革力量源自于物联网、云计算、人工智能、大数据和 5G 通信等新应用的兴起。
Chiplet 革新半导体IP业务模式
Chiplet 是能实现特定功能的、未经封装的裸芯片（die），这是一种可平衡计算性能与成本，提高设计灵活度，且提升 IP 模块经济性和复用性的新技术之一。不同供应商、不同工艺节点、不同功能，甚至不同材质的 Chiplet 可以如同搭积木一样，通过先进封装技术（如 Intel 主推的 EMIB、Foveros、Co-EMIB 等封装技术）集成在一起，从而形成一个系统级芯片（SoC)。
Chiplet 具备成本较低、设计灵活、开发周期短等特点。Chiplet 降低了设计成本。一般而言，芯片设计成本随制程的升级而水涨船高，以 22nm 和 5nm 同等面积的 SoC 主流设计为例，22nm 的设计成本大概为 4500 万美元，而 5nm 设计成本则高达 4 亿美元以上，二者成本差异高达 8 倍以上。而在 SoC设计中，模拟电路、大功率 I/Os 等对制程并不敏感，并无使用高端制程的必要，因此若将 SoC 中的功能模块划分为单独的Chiplet，针对其功能选择最为合适的制程，可以使芯片尺寸最小化，进而提高良率并降低成本。此外，基于 Chiplet 设计的SoC 还可对外采购具备特定功能的裸片（die）以节省自身的开发和验证成本。Chiplet 拓宽了下游市场。通常，因为很多细分市场的终端出货量不足以支撑 SoC 较高的 Mask 成本，所以芯片设计公司只会针对下游出货量较大（如智能手机）或价值量较高的市场开发 SoC。而基于 Chiplet 的设计通过选用成熟的裸片来设计 SoC，可以让芯片设计公司针对规模适中的市场（汽车/服务器等）以较低的成本开发出高性能的解决方案。Chiplet 缩短了 SoC 开发周期。与从零开始开发一款 SoC 相比，Chiplet 可以大幅缩减芯片开发周期，帮助设计公司尽快推出产品，进而增加收入潜力，获得竞争优势和市场份额。此外，使用 Chiplet 还有诸多如 IP 复用、设计灵活性、低成本定制等诸多优点，这些优点也吸引了更多的公司使用 Chiplet。
就 Chiplet 和半导体 IP 的联系而言，Chiplet 可以被看作是半导体 IP 经过设计和制程优化后的硬件化产品，其业务形成也从半导体 IP 的软件形式转向到 Chiplet 的硬件形式。在理解 Chiplet 之前需要先对半导体 IP 进行拆分：半导体 IP 可以分为软核（SoftIPCore）、固核（Firm IP Core）、硬核（HardIPCore）。其中，软核通常以 HDL 文本（一种硬件描述语言）形式对外提供，不包含物理信息，使用者可以对其进行设计之后与其他 IPcore 相结合，因此其灵活性较高，也是目前 IP 最广泛的应用形式；固核则是在软核的基础上添加了布局规划，；而硬核则是以版图+工艺文件的形式对外提供，布局和工艺已经固定，使用者可以直接使用，但不能进行修改，灵活性相对差一些。而 Chiplet 可以理解为硬核以硅片形式的体现。Chiplet 的发展演进为 IP 供应商，尤其是具有芯片设计能力的 IP 供应商（并非每个 IP 供应商都具备芯片设计能力），拓展了商业灵活性和发展空间。随着集成电路技术的不断发展，芯片设计的复杂度不断提升。Chiplet 的实现开启了 IP 的新型复用模式，即硅片级别的 IP 复用。不同功能的 IP，如 CPU、存储器、模拟接口等，可灵活选择不同的工艺分别进行生产，从而可以灵活平衡计算性能与成本，实现功能模块的最优配臵而不必受限于晶圆厂工艺。目前 Chiplet 已经有少量商业应用，并吸引英特尔和 AMD 等国际芯片厂商投入相关研发，在当前 SoC 遭遇工艺节点和成本瓶颈的情况下有望发展成为一种新的芯片生态。根据市场研究机构 Omdia（原 IHS）的预测，2024 年 Chiplet 市场规模将达到 58 亿美元，而到 2035 年则将达到 570亿美元。
Chipet 未来充满机遇的同时也有挑战存在，具备芯片设计能力的 IP 供应商更有机会脱颖而出。技术层面，Chiplet 面临的挑战主要来自几个方面：连接标准、封装检测、软件配合等等。
连接标准方面：当用户采用不同供应商的 Chiplet 时，需要有统一的标准将不同制程/材质的 die 连接组成一个系统。目前，各种接口标准较多，如 OpenCAPI、Gen Z、CCIX、CXL 等等。各家厂商主推的标准也不尽相同，AMD、ARM、赛灵思等厂商支持 CCIX，其中赛灵思曾在 2018 年推出首款采用 CCIX 接口的芯片，而 Intel 则支持 CXL，以及免费提供其主导的 AIB 标 准 IP 许可。
封装检测方面：根据芯片之间需要支持的带宽大小，可以选择不同的封装技术，选择封装技术的时候需要综合考虑成本和连接性能；另外在检测方面，Chiplet 需要在封装前对裸片（Die）进行测试，相较于测试完整芯片难度更大；尤其是当测试某些并不具备独立功能的 Chiplet 时，测试程序更为复杂。软件配合及其他方面：Chiplet 的设计制造需要 EDA 软件从架构到实现再到物理设计全方位进行支持，另外各个 Chiplet 的管理和调用也需要业界统一的标准。
商业模式层面，Chiplet 会对半导体 IP 传统的模式进行革新。如前文所述，IP 供应商主要提供 RTL，客户选用之后支付 License费用，设计的芯片出货时支付 Royalty 费用，IP 供应商所承担的风险相对较小；当 IP 供应商将软体形式的 IP 转换到硬件形式的 Chiplet 时，License 和 Royalty 收入将统一为 Chiplet 收入，两个收入之间的时滞也将消失，有利于半导体 IP 公司收入/利润的释放。同时，Chiplet 对半导体 IP 供应商提出了更高的要求，需要其不仅具备先进制程的设计能力，还需要有多品类的IP 布局已形成平台化运作。目前，芯原股份是少数能满足 Chiplet 发展需求的厂商之一。
下载链接：
《半导体知识合集》
1、半导体行业存储器技术研究.pdf
2、存储器结构性分道篇－重内存.pdf
3、基于内存级互连技术构建云上异构池化架构实践.pdf
4、实现PCI Express 5.0和CXL设计的最大吞吐量和最低延.pdf
5、万物智联，芯火燎原.pdf
异构芯片研究框架合集
6、深度报告：NOR存储芯片研究框架
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